台积电 A16 制程突破：超级电源轨技术重塑芯片能效

传统供电架构的物理瓶颈

在传统的半导体制造流程中，电源传输网络（PDN）与信号传输线路均位于晶圆正面。随着晶体管密度逼近物理极限，正面布线资源变得极度拥挤。电源线与信号线争夺有限的金属层空间，导致互连电阻增加，进而引发显著的电压降（IR Drop）。

当芯片频率提升至 5GHz 以上时，正面供电导致的电压波动会直接影响晶体管的开关稳定性。为了补偿电压降，设计人员往往需要提高输入电压，但这又会导致功耗呈指数级上升。在先进制程节点，供电网络占据的逻辑单元面积比例已超过 30%，成为制约性能提升的主要瓶颈。这种架构已难以满足高性能计算（HPC）对高电流密度和低延迟的苛刻要求。

超级电源轨的技术实现路径

台积电 A16 制程的核心创新在于超级电源轨（Super Power Rail, SPR）技术，这是一种背面供电解决方案。该技术利用晶圆背面进行电源传输，通过硅通孔（TSV）将电力直接输送至晶体管层，而正面则专注于信号互联。

具体实现上，SPR 技术在晶圆减薄后，于背面沉积多层金属布线，并通过纳米级 TSV 与正面晶体管连接。这种分离架构消除了电源线对信号层的干扰，使标准单元高度得以压缩。根据工艺开发数据，SPR 技术可将互连电阻降低约 20%，同时改善信号完整性。此外，背面供电允许使用更厚的金属层处理大电流，进一步提升了电源传输效率。这种三维集成方式被视为延续摩尔定律的关键路径之一。

能效提升对 AI 集群的影响

对于当前大规模 AI 训练集群而言，功耗密度已超过散热系统的极限。NVIDIA H100 等加速卡的功耗已达 700W 级别，机架级供电面临巨大挑战。A16 制程带来的 10-15% 能效提升，在单芯片层面看似有限，但在万卡集群中意味着兆瓦级电力的节省。

更重要的是，SPR 技术提升了芯片的频率上限。在相同功耗预算下，逻辑单元可运行在更高频率，从而缩短 AI 模型训练周期。对于存算一体架构，背面供电还能减少内存控制器与计算单元之间的延迟。数据中心运营商可根据这一技术指标，重新评估未来三年的总拥有成本（TCO）。预计 2026 年量产的 A16 制程将成为下一代 AI 加速器的首选工艺节点。

背面供电技术的产业竞争格局

背面供电技术已成为晶圆代工领域的竞争焦点。英特尔计划在 Intel 20A 和 18A 制程中引入 PowerVia 技术，三星电子也在 SF A 工艺路线图中布局类似方案。相比之下，台积电选择在 A16 节点正式导入 SPR，旨在平衡技术风险与性能收益。

英特尔的 PowerVia 已在其测试芯片中验证了背面供电的可行性，但量产时间表略早于台积电。然而，台积电凭借成熟的 CoWoS 封装生态，可将 SPR 技术与先进封装更紧密结合。行业分析机构指出，2025 年至 2026 年将是背面供电技术的量产元年。客户选择不仅取决于制程性能，还需考量供应链稳定性及设计工具链的成熟度。这场技术竞赛将直接决定未来五年高性能芯片的市场格局。

来源说明：本文数据及技术参数参考自台积电 2024 北美技术研讨会官方资料、AnandTech 制程分析报告及 IEEE 半导体制造期刊。